高速PCB布线时减小串扰的技术方法

        传统的PCB设计由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制版测试后才能发现。这大大降低了设计的效率，提高了成本， 在激烈的市场竞争下显然是不利的。于是针对高速PCB 设计，业界人士提出了一种新的设计思路，成为“自上而下”的设计方法，经过多方面的方针分析和优化，避免了绝大部分可能产生的问题,节省了大量的时间，确保满足工程预算，产生高质量的印制板，避免繁琐而高耗的测试检错等。

       阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。高速PCB布线时，为了防止信号的反射，要求线路的阻抗为50 Ω。这是个大约的数字，一般规定同轴电缆基带50 Ω，频带75 Ω，对绞线则为100 Ω，只是取整数而已，为了匹配方便。根据具体的电路分析采用并行AC 端接，使用电阻和电容网络作为端接阻抗，端接电阻R 要小于等于传输线阻抗Z0，电容C必须大于100 pF， 推荐使用0．1UF 的多层陶瓷电容。电容有阻低频、通高频的作用，因此电阻R 不是驱动源的直流负载， 故这种端接方式无任何直流功耗。